楼主
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发布于 2017-10-18
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DDR2 控制器采用spartan6的硬核控制器,端口配置为128bit ,从地址单元0开始进行突发写,burst length 设为59(写60个128bit 数据进写FIFO),然后再将读地址设为0,读的突发长度也设为59,把写进去的60个128bit数据读出来。然后再从地址单元0写进去60个数。。。循环执行。
结果读出的数据 有问题。好像重复的读了写进去的数据。有做过突发读写的,可以提供个例程给我参考下啊
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CPLD代码