1、问题:

ESD保护电路的snap back曲线怎么理解。为什么在较大的Vt1，MOS没有击穿，而是折回后较小的Vt2 short？

回复:

Vt1是保护电路的开启电位，it2电流比it1大很多，产生的热量也大很多。其实绝大多数的IC损坏基本都是电流损坏而非电压损坏。可以把ESD的GGNMOS看做一个人格分裂的看护人，他的上半身是个n-type的MOS，下半身是个npn的bipolar （p端为bulk区域）。

1）当drain端电位开始拉升时，他处于MOS行为，栅极电位关闭了导电channel，此时drain端抓到的载流子有限；同时bipolar的p端随着drain端电位的拉升也跟着抬高

2）当到达Vt1时，GGNMOS人格分裂了，因为此时他的下半身bipolar打开了（Vbe>Vt源于p端电位的抬高），此时是bipolar行为，所以发生了snapback，因为导电通路打开电荷大幅度泄放，drain端电压大幅下降。

3）如果ESD能量过高，bipolar继续拼了老命地放电（discharging），drain端电流继续增加，drain端电位小幅抬高，如果bipolar放电能力大，则drain端电位抬高的小，反之则抬高的大。最终，由于ESD能量实在太大了，已经超过其bipolar的电荷放电能力了，此时vt2的short发生。

所以你要问为什么发生snapback，因为其导电行为从MOS突变为bipolar，所以snapback！

2、问题:

所有芯片的电源输入脚或充电输入脚都有ESD保护电路吧？这种ESD电路在正常工作电压下的漏电流一般多大？

回复:

nA级别。保护二极管是反向的。PA，RF器件好像有一部分不做ESD。

3、问题:

性价比高的CP/FT数据分析软件是哪些？

回复：:

量级不大可以用galaxy,现在应该被 Mentor Graphics收购了。可以基于开源的 py 自己写，搜Stdfparser。还有TIBCO Spotfire，pcfirms。大数据在线看有datapower，pdfsolution之类的的

4、问题：

请问wafer是否可以做TC测试？

回复：

一般不这么做。TC只能在TC炉子里做，而且有些是三箱式的，提篮在动。你这种要做只能是单箱TC，但是比较麻烦。一般不如用COB打线到PCB方式来做。类似PTC

5、问题:

请问下耐焊接热试验怎么做，判定标准是什么？

回复:

一般都是用焊锡锅，加综测仪器如VRM6000一起，也没啥具体标准，自己看效果

6、问题：

场氧层6000-7000A厚度，怎么评估其质量，对应器件漏电偏大。GOI或者探针CV能整不？

回复：

GOI的话，这个击穿电压太高了。只要电压满足要求，觉得CV也可以。这么厚，其实可以就是个电容了。MOS电容。

7、问题:

LED漏电70UA，还能用吗？

回复：

算下发热功率然后跟总功率比较下评估。

8、问题:

单芯片的ESD等级和整机的接触模式和空气模式要求等级有没有什么联系？比如IC HBM是6k,整机要求接触模式8k空气模式12k，该芯片是否可以满足要求，是否可以评估，还是说二者没有联系没办法评估呢？

回复:

一般IC 2KV，板子设计的好，接触式可以过8KV，不过这个主要看板子的设计，板子设计的搓就6KV这样。二者其实没有确定联系。IC级别的ESD和板级不能混用。去看一下HBM和iec61000-4-2就会知道。

9、问题:

我们有一块PGA芯片，电流从6.5ma变大到了8ma，输出电压从1.5v变化到了1.6v，一般这种情况应该做哪一种失效分析？是一颗PGA，有固定输入，所以会有一个固定输出。初步怀疑是vout上被打坏了。

回复:

建议先进性电性分析，如下：

1） Vdd不是电，只在vout测漏电流，和好片子做对比测试。

2）Vdd上电，使芯片处于正常工作状态，然后强行把Vout稍微拉高，或者拉低一些，观察vdd电流情况以及从Vout灌入或者输出的电流情况，和好片子作对比。

这些片上的电性能对比分析做起来是很快的，并且有利于了解基本情况。另外芯片有没有各种测试模式？上ATE机台测一遍，找出fail项目，指向性就很强了。

假如发现了在Vout管脚发生了漏电，需要进一步判断里面是哪部分发生失效（比如pn结击穿、latch up），又该用EMMI抓热点进行分析，这样可以得到芯片上大致位置，微米级别的定位。对于要看哪个管子应该够用了。

芯片电性失效分析步骤:

①先做ATE测试，拿到好品和失效品的数据，

②再拿测量后的不良品和好品来抓异常热点，

③对照版图找到异常部位的电路模块，找DE结合ATE的数据来推测有可能是哪个器件出了问题，然后再做FIB验证想法，找出问题点。