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问：我想使用ΣΔADC，但是有一些问题。因为它与以前我所用过 的转换器似乎有明显的差别。当着手设计抗混叠滤波器时，我首先要考虑哪些问题?
答：过采样转换器的主要优点是防止混叠所需要的滤波变得十分简单。为了弄 清楚为什么会这样，以及对滤波器有些什么限制，首先，让我们看一下这种转换器所使用 的基本的数字信号处理方法。为了设计抗混叠滤波器，我们把ΣΔADC看作一 种常规的高分辨率转换器，以远高于奈奎斯特采样速率进行采样，其后还跟一个数字采样抽 取电路(decimator)和数字滤波器。进入数字抽取电路的输入信号是一种与噪声整形传递 函数无关的1位位流(1-bit serial)。
对输入信号以调制器输入采样速率F ms 进行采样，F ms 比两倍 的最大输入信号 频率(奈奎斯特串行位速率)还要高得多。图61示出的曲线可以看作是抽取滤波器的 频 率响应。其中在fb和F ms -fb之间的频率成分大幅度衰减，因此可以使用数字 滤波器来滤掉转换器频带范围内［0，F ms - fb］而又不包括有用带宽［0，fb ］的所有信号。但转换器不能区分是频带［0,±fb］范围 内呈现的输入信号，还是［kF ms ,±fb］范围内呈现的输入信号(其中k为整数)。通 过采样处理把在［kF ms ,±fb］ 范围内的任何信号(或噪声)都混叠到有用频带［ 0,fb］内。只能以数字采样方式工作的采样抽取滤波器对衰减这些信号无能为力。
图61 抽取滤波器的频率响应
因此在转换器对输入信号进行采样之前，必须用抗混叠滤波器去除［kF ms ±f b］频带内的输入噪声。
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楼主
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回复于 2018-07-29
11#
问：还请你解释一下ΣΔADC为什么不适合于某些控制场合?
答：好。因为要使系统稳定必须把控制环路延迟减到最小，这样对于要增加相当 长的延迟时 间的应用场合使用ΣΔADC是不适合的。但是实际的延迟时间是可以预测的。在涉及到 信号变化和转换器相位延迟相当低的应用场合，转换器对控制环路的极点和零点的影响是可 以忽略的。然而，即使在这种情况下，对于这种应用还是选择传统的非过采样转换器更为适 宜 ，因为ΣΔADC为了保持相同的相位延迟仍需比传统转换器快得多的采样速率。这将为 模数转换数据处理电路增加不必要的负担。
楼主
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回复于 2018-07-29
12#
问：关于ΣΔADC的使用，还有哪些问题需要了解?
答：除了对所有的转换器都适用的接地、电源旁路去耦等通用规则以外，当用Σ ΔADC设计电路时有下述几个问题值得注意。第一个问题与输入有关。如前所述，有一 些ΣΔADC(例如AD1877)有输入缓冲器，而另外一些ΣΔADC(例如AD1879)则没有 输入缓冲器，呈现开关电容负载，它需要周期性的电流瞬变用来对输入电容器充电。重要的 是转换器驱动电路应尽量靠近转换器以便把外部电路之间及开关电容节点之间引线产生的感 抗减到最小，从而会减小输入的建立时间并且把从输入端到线路板其它部件的辐射减到最小 。
第二个问题必须考虑时钟信号产生的干扰对ADC的影响。如前所述，数字抽取 滤波器不能对靠近调制器采样速率的倍频信号进行滤波。确切地说，滤波器通带为［kF ms ± fb］，其中k为整数，F ms 为调制器采样速率而且fb为抽取电路截止 频率。
第三个问题是以前讨论过的抗混叠问题。抽取电路的截止频率对同一系统中起转换器作 用的 那个器件的时钟频率的选择有影响。这些频带(即通带)体现了转换器的最大易干扰性(感性 或容性耦合、电源噪声等)，因为这些频带中的任何信号进入调制器调制后不再受滤波器的 衰减作用。因此聪明的作法是避免使用落在这些频带内的时钟频率以便使转换器受到干扰的 可能性减到最小，除非它们与转换器时钟频率同步。
附：对数形式rss求和公式
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