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[转载] 基于Quartus II 9.0 ，用VHDL语言写的元件例化四位全加器
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 楼主 | 发布于 2017-09-28 | 只看楼主
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library ieee;
use ieee.std_logic_1164.all;
entity adder4 is
port(A,B:in std_logic_vector(3 downto 0);
S:out std_logic_vector(3 downto 0);
Co:out std_logic;
Ci:in std_logic);
end adder4;
architecture adder_4 of adder4 is
component adder
port(
A:in std_logic;
B:in std_logic;
Ci:in std_logic;
Co:out std_logic;
S:out std_logic);
end component;
signal c:std_logic_vector(4 downto 0);
begin
C(0)<=Ci;
u1:adder port map(A(0),B(0),C(0),c(1),S(0));
u2:adder port map(A(1),B(1),c(1),c(2),S(1));
u3:adder port map(A(2),B(2),c(2),c(3),S(2));
u4:adder port map(A(3),B(3),c(3),c(4),S(3));
Co<=c(4);
end adder_4;
注：本程序是有一位全加器生成的四位全加器，注意一定要把一位全加器的顶成层文件放到四位全加器的根目录下，否则一定会报错，一位，四位全加器的程序在附件中。


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回复于 2018-04-14 沙发

感谢分享；
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回复于 2018-04-28 2#

感谢分享
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回复于 2018-05-30 3#

感谢分享。感谢支持，欢迎关注我，资料持续更新中。有需要机械臂，电源，硬件电路设计，软件编程，开发板等各种定制的可以私聊我哦，相互学习，共同进步。
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回复于 2020-01-21 4#

谢谢分享！！！
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回复于 2020-03-09 5#

谢谢分享
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回复于 2020-03-31 6#

感谢分享
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回复于 2020-04-16 7#

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