首页 论坛 嵌入式软件专区 FPGA/CPLD 要是模块中的很多有用信号被综合掉了怎么办?功能仿真没问题,时序仿真很多信号都没了

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回复于 2018-08-27 沙发

可以设置属性保留不想被综合掉的信号,也可以把信号拉出一个管脚来,也不会被综合掉。
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回复于 2020-03-06 2#

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